`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    14:48:15 09/12/2012 
// Design Name: 
// Module Name:    mux_4_1 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module mux_4_1(clk_i,selector_i,contador_i,dato_o
    );
	input clk_i;
	input [3:0] selector_i,contador_i;
	output [3:0] dato_o;
	reg [3:0] dato_o;

   always @(posedge clk_i)
      case (selector_i)
         4'b0001: dato_o <= 15;
         4'b0010: dato_o <= 10;
			4'b0100: dato_o <= 5;
			4'b1000: dato_o <= contador_i;
			default : dato_o <= 0;

      endcase

endmodule
